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Synthesis in Libero SoC
Synthesis in Libero SoC
Having set the design root appropriately, run synthesis tool from the Libero SoC Design Flow pane. Set
Synplify to use the Verilog 2001 standard if Verilog is being used.
Place-and-Route in Libero SoC
After the design has been synthesized, run Compile and then Place-and-Route tools. CoreFIR requires no
special place-and-route settings.
CoreFIR v8.5 Handbook
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